`timescale 1ns / 1ps
//////////////////////////////////////////////////////////////////////////////////
// Company: 
// Engineer: 
// 
// Create Date: 2023/11/08 15:56:04
// Design Name: 
// Module Name: txdat_module
// Project Name: 
// Target Devices: 
// Tool Versions: 
// Description: 
// 
// Dependencies: 
// 
// Revision:
// Revision 0.01 - File Created
// Additional Comments:
// 
//////////////////////////////////////////////////////////////////////////////////


module txdat_module#(
    parameter   SYSTEM_CLK          =   50_000_000  , // 系统时钟
    parameter   UART_BAUDRATE       =   9600        , // 波特率
    parameter   UART_DATAWIDTH      =   8           ,
    parameter   UART_CHECK          =   0           ,
    parameter   UART_STOP_WIDTH     =   1           
)(
    input                               i_clk           ,
    input  [UART_DATAWIDTH - 1 : 0]     i_user_tx_data  ,
    input                               i_user_tx_valid ,

    output                              o_uart_tx       ,
    output                              o_user_tx_ready 

    );

uart_tx #(
    .P_SYSTEM_CLK      ( 50_000_000 ),
    .P_UART_BOADRATE   ( 9600       ),
    .P_UART_DATA_WIDTH ( 8          ),
    .P_UART_STOP_WIDTH ( 1          ),
    .P_UART_CKECK      ( 0          ))
 u_uart_tx (
    .i_clk                   ( i_clk             ),
    .i_rst                   ( i_rst             ),
    .i_user_tx_data          ( i_user_tx_data    ),
    .i_user_tx_valid         ( i_user_tx_valid   ),

    .o_uart_tx               ( o_uart_tx         ),
    .o_user_tx_ready         ( o_user_tx_ready   )
);
endmodule
